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XR18W750
WIRELESS UART CONTROLLER
REV. 1.0.0
T ABLE 8: INTERNAL REGISTERS DESCRIPTION. S HADED BITS ARE ENABLED WHEN EFR B IT -4=1
A DDRESS
A2 A1 A0
R EG
N AME
R EAD /
W RITE
B IT -7
B IT -6
B IT -5
B IT -4
B IT -3
B IT -2
B IT -1
B IT -0
C OMMENT
Baud Rate Generator Divisor
0 0 0
0 0 1
0 0 0
0 0 1
DLL
DLM
DREV
DVID
RD/WR
RD/WR
RD
RD
Bit-7
Bit-7
Bit-7
0
Bit-6
Bit-6
Bit-6
0
Bit-5
Bit-5
Bit-5
0
Bit-4
Bit-4
Bit-4
0
Bit-3
Bit-3
Bit-3
1
Bit-2
Bit-2
Bit-2
0
Bit-1
Bit-1
Bit-1
1
Bit-0
Bit-0
Bit-0
0
LCR[7]=1
LCR ≠ 0xBF
LCR[7]=1
LCR ≠ 0xBF
DLL=0x00
DLM=0x00
Enhanced Registers
0 0 0
0 0 0
TRG
FC
WR
RD
Bit-7
Bit-7
Bit-6
Bit-6
Bit-5
Bit-5
Bit-4
Bit-4
Bit-3
Bit-3
Bit-2
Bit-2
Bit-1
Bit-1
Bit-0
Bit-0
0 0 1
FCTR RD/WR
RX/TX
SCPAD
Trig
Trig
Rsrvd
Rsrvd
Auto
Auto
Mode
Swap
Table
Bit-1
Table
Bit-0
RTS
Hyst
Bit-1
RTS
Hyst
Bit-0
LCR=0 X BF
0 1 0
EFR
RD/WR
Auto
Auto
Rsrvd
Enable
Rsrvd
Rsrvd
Rsrvd
Rsrvd
CTS
Enable
RTS
Enable
IER [7:4],
ISR [5:4],
FCR[5:4],
MCR[7:5]
1 X X
Rsrvd RD/WR
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
5.0 INTERNAL REGISTER DESCRIPTIONS
5.1
Receive Holding Register (RHR) - Read- Only
SEE”RECEIVER” ON PAGE 14.
5.2
Transmit Holding Register (THR) - Write-Only
SEE”TRANSMITTER” ON PAGE 12.
5.3
Interrupt Enable Register (IER) - Read/Write
The Interrupt Enable Register (IER) masks the interrupts from receive data ready, transmit empty, line status
and modem status registers. These interrupts are reported in the Interrupt Status Register (ISR).
20
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